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革新「納米堆疊」3D 晶片架構 推動半導體產業未來十年發展
香港2026年6月26日 /美通社/ — IBM（紐約證券交易所代號：IBM）近日公布半導體業重大突破，推出全球首項次納米（Sub-1nm）晶片技術，採用革新性電晶體架構，實現 0.7 納米（即 7 埃）節點。對於正面對傳統晶片微縮物理極限的半導體產業而言，這項成就具里程碑意義。半導體廣泛應用於運算、電子設備、通訊設備、運輸系統及關鍵基建等各領域，扮演舉足輕重的角色。
IBM Debuts World’s First Sub-1 Nanometer Chip Technology
IBM Sub-1nm chip
IBM 這款次納米新晶片，在指甲大小的面積上整合近一千億個電晶體，密度幾乎是該公司 2021 年發布的 2 納米晶片的兩倍。透過一系列結構與材料創新，包括 IBM 開創性的 3D 納米堆疊架構，新技術證實即使晶片特徵尺寸接近原子級，仍可持續提升性能與能效。
根據已發表的技術測試結果，這款新晶片性能實現大幅躍升 —— 與 IBM 2 納米節點晶片相比，性能最高提升 50%，能源效率則提高 70%[1]，可為生成式 AI、雲端基建以至下一代電子設備等各類應用提供強勁運算動力。
IBM 研究院院長、IBM 院士 Jay Gambetta 表示：「IBM 這項最新晶片突破是運算領域的里程碑時刻，將技術從納米時代推進至原子尺度。憑藉全新的納米堆疊架構，我們不單持續縮小電晶體尺寸，更重新定義晶片的製造方式，實現性能與能源效率的顯著提升。這項業界首創的創新，延續了 IBM 在下一代技術領域的領導地位，為下一個運算時代奠下基礎。」
納米堆疊：晶片設計領域的業界突破
為研發這款晶片，IBM 研究團隊開發出全新電晶體架構「納米堆疊」（nanostack），是業界已知首個基於納米片（nanosheet）的 3D 結構設計。納米片技術是當前業界的先進架構，同樣由 IBM 發明，而納米堆疊技術較納米片更實現了重大躍進。納米堆疊採用垂直堆疊、交錯排列的電晶體設計，透過 3D 順序整合技術在相同晶片面積內容納更多電晶體。該架構還支援在每個堆疊層採用不同材料組合，可獨立優化每個電晶體的性能與功耗效率。
IBM 的納米堆疊架構已通過實驗驗證，包括 CMOS 整合中的超薄介電鍵合、雙通道工程技術，以及具備預期開關性能的功能性 CMOS 反相器運作。多項結果共同證實，納米堆疊技術可實際物理實現，並支援真實運算場景。
IBM Sub-1nm chip technology
此外，IBM 研究團隊在 2026 年 VLSI 研討會發表的最新研究顯示[2]，納米堆疊架構可將 SRAM 面積微縮 40%，讓晶片設計人員能夠打造能效更高的晶片，同時滿足高端 AI 工作負載的高頻寬數據需求。
憑藉這項突破性架構，邏輯製程技術首次可擴展至 1 納米節點以下，推動埃級微縮時代的到來，尺寸接近單個原子大小。儘管現今電晶體節點代表的是一代製造技術，而非精確的物理尺寸，但 IBM 的 0.7 納米技術（亦稱 7 埃）證實晶片微縮仍有持續推進的空間。憑藉全新的納米堆疊架構，IBM 的半導體技術路線圖顯示，未來至少十年可持續實現微縮進展。
延續 IBM 數十年半導體創新領導地位
這項突破再次印證 IBM 在半導體研發領域的領導地位。數十年來，IBM 持續引領全球晶片技術研發，為各類運算系統提供核心動力 —— 從 1960 年代的早期半導體，到全球首款 2 納米節點晶片，皆是例證。IBM 亦不斷在矽晶片、AI 硬件、邏輯晶片及量子處理器等前沿領域創新，為未來運算發展提供動能。
這項研發工作由 IBM 與合作夥伴在位於美國紐約州奧爾巴尼的頂尖半導體研究機構共同開展；該機構即將引進高數值孔徑極紫外光（High NA EUV）光刻設備，是未來邏輯製程微縮的關鍵。這項由 ASML 開發的技術可實現超高精度電路刻印，助力生產體積更小、性能更強的晶片。IBM 正與科林研發（Lam Research，納斯達克代號：LRCX）、東京威力科創（TEL）、SCREEN Semiconductor Solutions 等合作夥伴，持續共同研發新一代高數值孔徑 EUV 製程與設備，目前已成功製造出可運作的元件。
IBM 早前亦宣布計劃成立 Anderon，這是全球首座專業量子晶圓代工廠。
IBM 預計，納米堆疊技術最快可於五年內應用於次納米節點，並實現量產。
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[1] S.Reboh 等，《NanoStack Transistor Architecture for CMOS 7A Node and Beyond》，VLSI 2025
[2] Chen Zhang 等，《Area and Performance of Staggered-Channel Nanostack SRAM Bitcells》，VLSI 2026
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